intel OCT FPGA IP

OCT Intel FPGA IP මඟින් ඔබට බාහිර ප්‍රතිරෝධකයකට අදාළව I/O ගතිකව ක්‍රමාංකනය කිරීමට ඉඩ සලසයි. OCT IP සංඥා අඛණ්ඩතාව වැඩි දියුණු කරයි, පුවරු ඉඩ අඩු කරයි, සහ මතක අතුරුමුහුණත් වැනි බාහිර උපාංග සමඟ සන්නිවේදනය කිරීම සඳහා අවශ්ය වේ. OCT IP Intel Stratix® 10, Intel Arria® 10, සහ Intel Cyclone® 10 GX උපාංග සඳහා ලබා ගත හැකිය. ඔබ Stratix V, Arria V, සහ Cyclone V උපාංගවලින් නිර්මාණ සංක්‍රමණය කරන්නේ නම්, ඔබ IP සංක්‍රමණය කළ යුතුය. වැඩි විස්තර සඳහා, අදාළ තොරතුරු බලන්න.

අදාළ තොරතුරු

• ඔබේ ALTOCT IP 13 පිටුවේ OCT Intel FPGA IP වෙත සංක්‍රමණය කිරීම
  • ඔබගේ ALTOCT IP හරය OCT IP හරය වෙත සංක්‍රමණය කිරීමට පියවර සපයයි.
• Dynamic Calibrate On-Chip Termination (ALTOCT) IP Core පරිශීලක මාර්ගෝපදේශය
  • ALTOCT IP හරය පිළිබඳ තොරතුරු සපයයි.
• Intel FPGA IP Cores සඳහා හැඳින්වීම
  • පරාමිතිකරණය, උත්පාදනය, උත්ශ්‍රේණි කිරීම සහ IP හර අනුකරණය කිරීම ඇතුළුව සියලුම Intel FPGA IP මධ්‍ය පිළිබඳ සාමාන්‍ය තොරතුරු සපයයි.
• අනුවාද-ස්වාධීන IP සහ Platform Designer Simulation Scripts නිර්මාණය කිරීම
  • මෘදුකාංග හෝ IP අනුවාද උත්ශ්‍රේණි කිරීම් සඳහා අතින් යාවත්කාලීන අවශ්‍ය නොවන සමාකරණ ස්ක්‍රිප්ට් සාදන්න.
• ව්යාපෘති කළමනාකරණය හොඳම භාවිතයන්
  • ඔබේ ව්‍යාපෘතිය සහ IP කාර්යක්ෂම කළමනාකරණය සහ අතේ ගෙන යා හැකි මාර්ගෝපදේශ files.
• OCT Intel FPGA IP පරිශීලක මාර්ගෝපදේශ සංරක්ෂිතය 13 පිටුවේ
  • OCTIntel FPGA IP හි පෙර අනුවාද සඳහා පරිශීලක මාර්ගෝපදේශ ලැයිස්තුවක් සපයයි.

OCT Intel FPGA IP විශේෂාංග

OCT IP පහත විශේෂාංග සඳහා සහය දක්වයි

• ඔන්-චිප් ටර්මිනේෂන් (OCT) බ්ලොක් 12ක් දක්වා සහාය
• සියලුම I/O පින් මත ක්‍රමාංකනය කරන ලද ඔන්-චිප් ශ්‍රේණි අවසන් කිරීම (RS) සහ ක්‍රමාංකනය කළ on-chip සමාන්තර අවසන් කිරීම (RT) සඳහා සහාය
• 25 Ω සහ 50 Ω ක්‍රමාංකනය කළ අවසන් අගයන්
• OCT ක්‍රමාංකනය සඳහා බල-අප් සහ පරිශීලක මාතයන් සඳහා සහය දක්වයි

OCT Intel FPGA IP අවසන්view

OCT IP ඉහළ මට්ටමේ රූප සටහන

මෙම රූපය OCT IP හි ඉහළම මට්ටමේ රූප සටහන පෙන්වයි.

OCT IP සංරචක

සංරචකය	විස්තරය
RZQ පින්	ද්විත්ව අරමුණු පින්. OCT සමඟ භාවිතා කරන විට, අවශ්‍ය සම්බාධනය ක්‍රියාත්මක කිරීම සඳහා ක්‍රමාංකන කේත ගණනය කිරීම සඳහා පින් එක බාහිර යොමු ප්‍රතිරෝධයකට සම්බන්ධ කරයි.
OCT වාරණ	I/O buffer blocks වෙත ක්‍රමාංකන කේත වචන ජනනය කර යවයි.
OCT තර්කය	OCT වාරණයෙන් ක්‍රමාංකන කේත වචන අනුක්‍රමිකව ලබා ගන්නා අතර බෆරවලට සමාන්තරව ක්‍රමාංකන කේත වචන යවයි.

RZQ පින්

සෑම OCT බ්ලොක් එකකටම එක් RZQ පින් එකක් ඇත.

• RZQ පින් යනු ද්විත්ව කාර්ය කටු වේ. OCT බ්ලොක් එකට සම්බන්ධ කර නොමැති නම්, ඔබට සාමාන්‍ය I/O පින් ලෙස භාවිතා කළ හැකිය.
• ක්‍රමාංකනය කරන ලද අල්ෙපෙනති වල එකම VCCIO වෙළුම තිබිය යුතුයtage OCT වාරණ සහ RZQ පින් ලෙස. එකම OCT බ්ලොක් එකට සම්බන්ධ වූ ක්‍රමාංකනය කරන ලද පින්වලට එකම ශ්‍රේණි සහ සමාන්තර අවසන් අගයන් තිබිය යුතුය.
• RZQ පින් එක සම්බන්ධ කළ හැක්කේ එයට අනුරූප වන OCT බ්ලොක් එකට පමණක් නිසා OCT බ්ලොක් එක ස්ථානගත කිරීම තීරණය කිරීම සඳහා ඔබට RZQ පින් මත ස්ථාන සීමාවන් යෙදිය හැක.

OCT බ්ලොක්

OCT වාරණ යනු I/Os අවසන් කිරීම සඳහා ක්‍රමාංකන කේත ජනනය කරන සංරචකයකි. ක්රමාංකනය කිරීමේදී, OCT rzqin වරාය හරහා බාහිර ප්රතිරෝධකයේ දක්නට ලැබෙන සම්බාධනයට ගැලපේ. එවිට, OCT වාරණ 16-bit ක්‍රමාංකන කේත වචන දෙකක් ජනනය කරයි - එක් වචනයක් ශ්‍රේණි අවසන් කිරීම ක්‍රමාංකනය කරන අතර අනෙක් වචනය සමාන්තර අවසන් කිරීම ක්‍රමාංකනය කරයි. කැපවූ බස් රථයක් වචන අනුක්‍රමිකව OCT තර්කයට යවයි.

OCT තර්කනය

OCT වාරණ ක්‍රමාංකන කේත වචන අනුක්‍රමිකව OCT තර්කයට ser_data ports හරහා යවයි. ක්‍රමාංකන කේත වචන කියවිය යුත්තේ කුමන OCT වාරණයෙන්ද යන්න එන්සර් සංඥාව මගින් නියම කරයි. ක්‍රමාංකන කේත වචන පසුව අනුක්‍රමික සිට සමාන්තර මාරු තර්කනයට බෆර කරනු ලැබේ. ඊට පසු, s2pload සංඥාව I/O බෆරවලට සමාන්තරව ක්රමාංකන කේත වචන යැවීමට ස්වයංක්රීයව තහවුරු කරයි. ක්‍රමාංකන කේත වචන I/O බ්ලොක් එකේ ට්‍රාන්සිස්ටර සක්‍රිය හෝ අක්‍රිය කරයි, එය සම්බාධනයට ගැලපෙන පරිදි ශ්‍රේණි හෝ සමාන්තර ප්‍රතිරෝධය අනුකරණය කරයි.

OCT තර්කයේ අභ්‍යන්තර

OCT Intel FPGA IP ක්‍රියාකාරී විස්තරය

DDR මතක පිරිවිතර සපුරාලීමට, Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංග තනි-අවසන් I/O ප්‍රමිතීන් සඳහා on-chip series termination (RS OCT) සහ on-chip parallel termination (RT OCT) සඳහා සහය දක්වයි. OCT ඕනෑම I/O බැංකුවක සහාය දැක්විය හැක. ලබා දී ඇති බැංකුවක සියලුම I/Os සඳහා VCCIO අනුකූල විය යුතුය. Intel Stratix 10, Intel Arria 10, හෝ Intel Cyclone 10 GX උපාංගයක, සෑම I/O බැංකුවකම OCT වාරණ එක බැගින් ඇත. සෑම OCT වාරණයකටම RZQ පින් එකක් හරහා බාහිර 240 Ω යොමු ප්‍රතිරෝධකයක් සමඟ සම්බන්ධයක් අවශ්‍ය වේ.

RZQ පින් එක pin එක පිහිටා ඇති I/O බැංකුව සමඟ එකම VCCIO සැපයුම බෙදා ගනී. RZQ පින් එකක් යනු ඔබ OCT ක්‍රමාංකනය භාවිතා නොකරන්නේ නම්, ඔබට සාමාන්‍ය I/O ලෙස භාවිතා කළ හැකි ද්විත්ව ශ්‍රිත I/O පින් එකකි. OCT ක්‍රමාංකනය සඳහා ඔබ RZQ පින් එක භාවිතා කරන විට, RZQ පින් එක බාහිර 240 Ω ප්‍රතිරෝධකයක් හරහා OCT බ්ලොක් එක බිමට සම්බන්ධ කරයි. OCT තනි I/O තීරුවක (ඩේසි දාමයක) සම්බන්ධ වන ආකාරය පහත සංඛ්‍යාවලින් පෙන්වයි. OCT හට ඕනෑම බැංකුවකට අයත් I/O ක්‍රමාංකනය කළ හැක, බැංකුව එම තීරුවේම තිබේ නම් සහ පරිමාව සපුරාලයි.tagඊ අවශ්යතා. තීරු අතර සම්බන්ධතා නොමැති නිසා, OCT බෙදාගත හැක්කේ OCT හි I/O තීරුවටම පින් අයත් නම් පමණි.

OCT බැංකුවේ සිට බැංකුව දක්වා සම්බන්ධතා

Intel Quartus® Prime Pin Planner හි I/O තීරු

මෙම රූපය හිටපු එකකිample. විවිධ Intel Stratix 10, Intel Arria 10, හෝ Intel Cyclone 10 GX උපාංග අතර පිරිසැලසුම වෙනස් වේ.

Power-Up Mode අතුරුමුහුණත්

Power-up මාදිලියේ OCT IP ප්‍රධාන අතුරුමුහුණත් දෙකක් ඇත

• FPGA RZQ පෑඩය OCT බ්ලොක් එකට සම්බන්ධ කරන එක් ආදාන අතුරු මුහුණතක්
• I/O බෆරවලට සම්බන්ධ වන 16-bit වචන දෙකක් ප්‍රතිදානය කරයි

OCT අතුරුමුහුණත්

පරිශීලක මාදිලිය OCT

පරිශීලක ප්‍රකාරය OCT ක්‍රියාත්මක වන්නේ පරිශීලක පාලන හැකියාව එකතු කිරීමත් සමඟ බල-අප් OCT මාදිලියේ ආකාරයටමය.

FSM සංඥා

මෙම රූපයෙන් දැක්වෙන්නේ හරයේ ඇති පරිමිත රාජ්‍ය යන්ත්‍රයක් (FSM) OCT බ්ලොක් එකෙහි කැපවූ පරිශීලක සංඥා පාලනය කරයි. ඔබගේ ඉල්ලීම පරිදි OCT වාරණ ක්‍රමාංකනය කිරීම හෝ පාලන කේත වචන යැවීම FSM සහතික කරයි.

ෆිටරය OCT පරිශීලක මාදිලියක් අනුමාන නොකරයි. ඔබට ඔබේ OCT වාරණ පරිශීලක මාදිලියේ OCT විශේෂාංගය භාවිත කිරීමට අවශ්‍ය නම්, ඔබ OCT IP ජනනය කළ යුතුය. කෙසේ වෙතත්, දෘඪාංග සීමාවන් නිසා, ඔබේ නිර්මාණයේ OCT පරිශීලක මාදිලියේ OCT IP එකක් පමණක් භාවිතා කළ හැක.

සටහන: තනි OCT IP එකකට OCT කුට්ටි 12ක් දක්වා පාලනය කළ හැක.

FSM පහත දැක්වෙන සංඥා සපයයි

• ඔරලෝසුව
• යළි පිහිටුවන්න
• s2pload
• ක්රමාංකනය_කාර්යබහුලයි
• ක්රමාංකනය_මාරුව_කාර්යබහුලයි
• ක්රමාංකනය_ඉල්ලීම

සටහන: මෙම සංඥා ලබා ගත හැක්කේ පරිශීලක මාදිලියේ පමණක් වන අතර බල-අප් ආකාරයෙන් නොවේ.

අදාළ තොරතුරු

OCT Intel FPGA IP සංඥා.
FSM සංඥා පිළිබඳ වැඩි විස්තර සපයයි.

Core FSM

FSM ප්රවාහය

FSM රාජ්යයන්

රාජ්ය	විස්තරය
IDLE	ඔබ calibration_request දෛශිකය සැකසූ විට, FSM IDLE තත්වයේ සිට CAL තත්වයට ගමන් කරයි. ක්‍රමාංකන_ඉල්ලීම දෛශිකය ඔරලෝසු චක්‍ර දෙකක් සඳහා එහි අගයෙහි තබා ගන්න. ඔරලෝසු චක්‍ර දෙකකට පසුව, FSM දෛශිකයේ පිටපතක් අඩංගු වේ. ක්රමාංකන ක්රියාවලිය නැවත ආරම්භ කිරීම වැළැක්වීම සඳහා ඔබ දෛශිකය නැවත සැකසිය යුතුය.
CAL	මෙම තත්ත්වය තුළදී, FSM මඟින් ක්‍රමාංකන_ඉල්ලීම් දෛශිකයේ කුමන බිටු ප්‍රකාශ කර ඇත්දැයි පරීක්ෂා කර ඒවාට සේවා සපයයි. අනුරූප OCT වාරණ ක්‍රමාංකන ක්‍රියාවලිය ආරම්භ කරන අතර එය සම්පූර්ණ කිරීමට ඔරලෝසු චක්‍ර 2,000ක් පමණ ගත වේ. ක්‍රමාංකනය සම්පූර්ණ වූ පසු, ක්‍රමාංකන_ කාර්ය බහුල සංඥාව නිකුත් වේ.
මාස්ක් බිට් පරීක්ෂා කරන්න	FSM මඟින් දෛශිකයේ සෑම බිට් එකක්ම බිට් එක සකසා තිබේද නැද්ද යන්න පරීක්ෂා කරයි.

රාජ්ය	විස්තරය
Shift Mask ටිකක්	මෙම තත්වය දෛශිකයේ ඇති සියලුම බිටු මත එය 1ට පහර දෙන තුරු සරලව ලූප් කරයි.
Series Shift	මෙම තත්වය OCT වාරණයෙන් අවසන් කිරීමේ කේතය අනුක්‍රමිකව අවසන් කිරීමේ තාර්කිකයට යවයි. මාරු කිරීම සම්පූර්ණ කිරීමට චක්‍ර 32 ක් ගතවේ. එක් එක් මාරුකිරීමෙන් පසුව, දෛශිකයේ ඇති පොරොත්තු බිටු සඳහා FSM පරීක්ෂා කර ඒ අනුව ඒවාට සේවා සපයයි.
පොරොත්තු බිට් යාවත්කාලීන කරන්න	පොරොත්තු ලේඛනය OCT Intel FPGA IP හි සෑම OCT වාරණයකටම අනුරූප වන බිටු දරයි. සේවා කළ ඉල්ලීම නැවත සැකසීමෙන් මෙම ප්‍රාන්තය පොරොත්තු ලේඛනය යාවත්කාලීන කරයි.
නිමයි	calibration_shift_busy සංඥාව විසන්ධි වූ විට, ඔබට නව අවසන් කිරීමේ කේත බෆර වෙත මාරු කිරීමට ස්වයංක්‍රීයව s2pload තහවුරු කළ හැක. s2pload සංඥාව අවම වශයෙන් 25 ns සඳහා සහතික කරයි. දෘඪාංග සීමාවන් නිසා, සියලුම බිටු ඇතුල් වන තුරු ඔබට වෙනත් ක්රමාංකනයක් ඉල්ලා සිටිය නොහැක calibration_shift_busy දෛශිකය අඩුයි.

OCT Intel FPGA IP නිර්මාණය Example

OCT IP හට නිර්මාණයක් උත්පාදනය කළ හැකampIP සඳහා තෝරාගත් එකම වින්‍යාසයට ගැලපෙන le. නිර්මාණය හිටපුample යනු කිසියම් නිශ්චිත යෙදුමක් ඉලක්ක කර නොගන්නා සරල නිර්මාණයකි. ඔබට හිටපු මෝස්තරය භාවිතා කළ හැකියample IP එක ක්ෂණික කරන්නේ කෙසේද යන්න පිළිබඳ සඳහනක් ලෙස. නිර්මාණය උත්පාදනය කිරීමට example files, උත්පාදනය Ex සක්රිය කරන්නampIP උත්පාදනය අතරතුර Generation සංවාද කොටුවේ le Design විකල්පය.

සටහන: OCT IP VHDL උත්පාදනය සඳහා සහය නොදක්වයි.

• මෘදුකාංගය ජනනය කරයි _උදාampIP සමඟ le_design නාමාවලිය, එහිදී ඔබේ IP එකේ නම වේ.
• එම _උදාample_design නාමාවලියෙහි make_qii_design.tcl ස්ක්‍රිප්ට් අඩංගු වේ.
• .qsys files සැලසුම් කිරීමේදී අභ්‍යන්තර භාවිතය සඳහා වේ example පරම්පරාව පමණි. ඔබට සංස්කරණය කළ නොහැක files.

Intel Quartus® Prime Design උත්පාදනය කිරීම Example

make_qii_design.tcl ස්ක්‍රිප්ට් එක සංස්ලේෂණය කළ හැකි නිර්මාණයක් උත්පාදනය කරයි උදාampIntel Quartus® Prime ව්‍යාපෘතියක් සමඟින්, සම්පාදනය කිරීමට සූදානම්. සංස්ලේෂණය කළ හැකි නිර්මාණයක් උත්පාදනය කිරීමට example, මෙම පියවර අනුගමනය කරන්න.

1. ඩිසයින් හිටපු එකත් එක්ක IP එක ජෙනරේට් කලාට පස්සේample files, විධාන විමසුමේදී පහත ස්ක්‍රිප්ට් ධාවනය කරන්න: quartus_sh -t make_qii_design.tcl.
2. ඔබට භාවිතා කිරීමට නිශ්චිත උපාංගයක් නියම කිරීමට අවශ්‍ය නම්, පහත විධානය භාවිතා කරන්න: quartus_sh -t make_qii_design.tcl .

පිටපත ed_synth.qpf ව්‍යාපෘතිය අඩංගු qii නාමාවලියක් ජනනය කරයි file. ඔබට මෙම ව්‍යාපෘතිය Intel Quartus Prime මෘදුකාංගයෙන් විවෘත කර සම්පාදනය කළ හැක.

OCT Intel FPGA IP යොමු

OCT Intel FPGA IP පරාමිති සැකසුම්

OCT IP පරාමිතීන්

නම	වටිනාකම	විස්තරය
OCT වාරණ ගණන	1 සිට 12 දක්වා	උත්පාදනය කළ යුතු OCT වාරණ ගණන සඳහන් කරයි. පෙරනිමි අගය වේ 1.
පසුපසට ගැළපෙන වරාය නම් භාවිතා කරන්න	On අක්රියයි	ALTOCT IP සමඟ ගැළපෙන ලෙගසි ඉහළ මට්ටමේ නම් භාවිත කිරීමට මෙය පරීක්ෂා කරන්න. මෙම පරාමිතිය පෙරනිමියෙන් අක්රිය කර ඇත.
OCT මාදිලිය	බලය වැඩි කරන්න පරිශීලක	OCT පරිශීලක-පාලනය කළ හැකිද නැද්ද යන්න සඳහන් කරයි. පෙරනිමි අගය වේ බල-අප්.
OCT වාරණ x ක්රමාංකන මාදිලිය	තනිකඩ ද්විත්ව POD	OCT සඳහා ක්‍රමාංකන මාදිලිය නියම කරයි. X OCT වාරණ අංකයට අනුරූප වේ. පෙරනිමි අගය වේ තනිකඩ.

OCT Intel FPGA IP සංඥා

ආදාන අතුරුමුහුණත් සංඥා

සංඥා නම	දිශාව	විස්තරය
rzqin	ආදානය	RZQ pad සිට OCT බ්ලොක් එකට ආදාන සම්බන්ධතාවය. RZQ පෑඩ් බාහිර ප්රතිරෝධයකට සම්බන්ධ වේ. OCT වාරණ ක්‍රමාංකන කේතය ජනනය කිරීම සඳහා යොමු කිරීමක් ලෙස rzqin වරායට සම්බන්ධ සම්බාධනය භාවිතා කරයි. මෙම සංඥාව බල-අප් සහ පරිශීලක මාදිලි සඳහා ලබා ගත හැකිය.
ඔරලෝසුව	ආදානය	පරිශීලක මාදිලිය OCT සඳහා ආදාන ඔරලෝසුව. ඔරලෝසුව 20 MHz හෝ ඊට අඩු විය යුතුය.
යළි පිහිටුවන්න	ආදානය	ආදාන යළි පිහිටුවීමේ සංඥාව. යළි පිහිටුවීම සමමුහුර්ත වේ.
ක්රමාංකනය_ඉල්ලීම	ආදානය	[NUMBER_OF_OCT:0] සඳහා ආදාන දෛශිකය. සෑම බිට් එකක්ම OCT වාරණයකට අනුරූප වේ. බිට් එකක් 1 ලෙස සකසා ඇති විට, අනුරූප OCT ක්‍රමාංකනය කරයි, පසුව කේත වචනය termination logic block එකට අනුක්‍රමිකව මාරු කරන්න. ඔරලෝසු චක්‍ර දෙකක් සඳහා ඉල්ලීම පැවැත්වීමට සිදුවේ. දෘඪාංග සීමාවන් හේතුවෙන්, වෙනත් ඉල්ලීමක් නිකුත් කරන තෙක් ඔබ calibration_shift_busy දෛශිකය ශුන්‍ය වන තෙක් රැඳී සිටිය යුතුය; එසේ නොමැතිනම් ඔබගේ ඉල්ලීම ක්‍රියාවට නැංවෙනු ඇත.
ක්රමාංකනය_මාරුව_කාර්යබහුලයි	ප්රතිදානය	[NUMBER_OF_OCT:0] සඳහා ප්‍රතිදාන දෛශිකය දැනට ක්‍රමාංකනය මත ක්‍රියා කරන්නේ කුමන OCT වාරණද යන්න සහ අවසන් කිරීමේ කේත අවසන් කිරීමේ තාර්කික කොටස වෙත මාරු කරයි. බිට් එකක් 1 වන විට, එය OCT බ්ලොක් එකක් ක්‍රමාංකනය කරමින් කේත වචනය අවසන් කිරීමේ තාර්කික බ්ලොක් එකට මාරු කරන බව පෙන්නුම් කරයි.
ක්රමාංකනය_කාර්යබහුලයි	ප්රතිදානය	[NUMBER_OF_OCT:0] සඳහා ප්‍රතිදාන දෛශිකය දැනට ක්‍රමාංකනය මත ක්‍රියා කරන්නේ කුමන OCT වාරණද යන්න දක්වයි. බිට් එකක් 1 වන විට, එය OCT බ්ලොක් එකක් ක්රමාංකනය වන බව පෙන්නුම් කරයි
ඔක්තෝබර්_ _series_termination පාලනය[15:0]	ප්රතිදානය	16-bit නිමැවුම් සංඥා, සමඟ 0 සිට 11 දක්වා පරාසයක පවතී. මෙම සංඥාව ආදාන/ප්‍රතිදාන බෆරයේ ඇති ශ්‍රේණි අවසන් පාලන වරායට සම්බන්ධ කරයි. මෙම තොට R ක්‍රමාංකනය කරන ශ්‍රේණි අවසන් කිරීමේ කේතය යවයිs.
ඔක්තෝබර්_ _parallel_termination_ පාලනය[15:0]	ප්රතිදානය	16-bit නිමැවුම් සංඥා, සමඟ 0 සිට 11 දක්වා පරාසයක පවතී. මෙම සංඥාව ආදාන/ප්‍රතිදාන බෆරයේ සමාන්තර අවසන් පාලන වරායට සම්බන්ධ කරයි. මෙම තොට R ක්‍රමාංකනය කරන සමාන්තර අවසන් කිරීමේ කේතය යවයිt.

QSF පැවරුම්

Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංගවලට පහත අවසන් කිරීම සම්බන්ධ Intel Quartus Prime සැකසුම් ඇත file (.qsf) පැවරුම්:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF පැවරුම්

QSF පැවරුම	විස්තර
INPUT_TERMINATION OUTPUT_TERMINATION	ආදාන/ප්‍රතිදාන අවසන් කිරීමේ පැවරුම ප්‍රශ්නගත පින් එකෙහි ඕම් හි අවසන් කිරීමේ අගය සඳහන් කරයි. Exampලෙ:
	set_instance_assignment -නම INPUT_TERMINATION - වෙත set_instance_assignment -නම OUTPUT_TERMINATION - වෙත
	ශ්‍රේණි/සමාන්තර අවසන් කිරීමේ වරායන් සක්‍රිය කිරීමට, මෙම පැවරුම් ඇතුළත් කරන්න, එය පින් සඳහා ශ්‍රේණි සහ සමාන්තර අවසන් කිරීමේ අගයන් සඳහන් කරයි. OCT Intel FPGA IP සිට GPIO Intel FPGA IP වෙත ශ්‍රේණි අවසන් කිරීමේ පාලනය සහ සමාන්තර අවසන් පාලන වරාය සම්බන්ධ කිරීමට වග බලා ගන්න. Exampලෙ:
	set_instance_assignment -නම INPUT_TERMINATION “PARALLEL ක්‍රමාංකනය සමඟ ඕම්” -ට set_instance_assignment -නම OUTPUT_TERMINATION “SERIES ක්‍රමාංකනය සමඟ ඕම්” -ට
TERMINATION_CONTROL_BL හරි	අවශ්‍ය OCT බ්ලොක් එකේ සිට නියමිත අල්ෙපෙනති වලට නිසි සම්බන්ධතාවයක් ඇති කිරීමට ෆිටරය යොමු කරයි. I/O බෆර පැහැදිලිවම ක්‍රියාත්මක නොවන විට මෙම පැවරුම ප්‍රයෝජනවත් වන අතර ඔබට විශේෂිත OCT වාරණයක් සමඟ කටු සම්බන්ධ කිරීමට අවශ්‍ය වේ. Exampලෙ:
	set_instance_assignment -නම TERMINATION_CONTROL_BLOCK - වෙත
RZQ_GROUP	මෙම පැවරුම Intel Stratix 10, Intel Arria 10, සහ Intel Cyclone 10 GX උපාංගවල පමණක් සහය දක්වයි. මෙම පැවරුම RTL වෙනස් නොකර OCT IP නිර්මාණය කරයි. ෆිටර් නෙට්ලිස්ට් එකේ rzq පින් නම සොයයි. පින් එක නොමැති නම්, ෆිටරය OCT IP සහ එහි අනුරූප සම්බන්ධතා සමඟ පින් නම නිර්මාණය කරයි. පවතින හෝ නොපවතින OCT මගින් ක්‍රමාංකනය කිරීම සඳහා පින් සමූහයක් නිර්මාණය කිරීමට මෙය ඔබට ඉඩ සලසයි සහ ෆිටර් විසින් නිර්මාණයේ නීත්‍යානුකූලභාවය සහතික කරයි. Exampලෙ:
	set_instance_assignment -නම RZQ_GROUP - වෙත

අවසන් කිරීම ආදාන සහ ප්‍රතිදාන බෆර මත පැවතිය හැක, සහ සමහර විට එකවරම. OCT බ්ලොක් එකක් සමඟ පින් කණ්ඩායම් සම්බන්ධ කිරීමට ක්‍රම දෙකක් තිබේ:

• කුමන OCT වාරණ සමඟ සම්බන්ධ වන්නේ කුමන පින් (බස්) දැයි දැක්වීමට .qsf පැවරුමක් භාවිතා කරන්න. ඔබට TERMINATION_CONTROL_BLOCK හෝ RZQ_GROUP පැවරුම භාවිතා කළ හැක. කලින් පැවරුම RTL හි ක්‍රියාත්මක වූ OCT සමඟ පින් එකක් සම්බන්ධ කරන අතර දෙවැන්න RTL වෙනස් නොකර අලුතින් සාදන ලද OCT එකක් සමඟ පින් එක සම්බන්ධ කරයි.
• I/O buffer primitives ඉහළ මට්ටමේ ක්ෂණිකව ලබාගෙන ඒවා සුදුසු OCT කුට්ටිවලට සම්බන්ධ කරන්න.

සටහන: එකම VCCIO සහිත සියලුම I/O බැංකුවලට එම විශේෂිත I/O බැංකුවට තමන්ගේම OCT වාරණ තිබේ නම් පවා එක් OCT වාරණයක් බෙදා ගත හැක. ඔබට ක්‍රමාංකනය කළ අවසන් කිරීම සඳහා සහාය දක්වන ඕනෑම I/O පින් ගණනක් OCT වාරණයකට සම්බන්ධ කළ හැක. ඔබ I/Os OCT බ්ලොක් එකකට ගැළපෙන වින්‍යාසය සමඟ සම්බන්ධ කරන බව සහතික කර ගන්න. OCT වාරණ සහ එහි අනුරූප I/Os එකම VCCIO සහ ශ්‍රේණි හෝ සමාන්තර අවසන් කිරීමේ අගයන් ඇති බව ඔබ සහතික කළ යුතුය. මෙම සිටුවම් සමඟ, ෆිටරය I/Os සහ OCT වාරණ එකම තීරුවේ තබයි. Intel Quartus Prime මෘදුකාංගය බ්ලොක් එකට සම්බන්ධ කර නොමැති නම් අනතුරු ඇඟවීමේ පණිවිඩ ජනනය කරයි.

Arria V, Cyclone V, සහ Stratix V උපාංග සඳහා IP සංක්‍රමණ ප්‍රවාහය

IP සංක්‍රමණ ප්‍රවාහය ඔබට Arria V, Cyclone V, සහ Stratix V උපාංගවල ALTOCT IP Intel Stratix 10, Intel Arria 10, හෝ Intel Cyclone 10 GX උපාංගවල OCT Intel FPGA IP වෙත සංක්‍රමණය කිරීමට ඉඩ සලසයි. IP සංක්‍රමණ ප්‍රවාහය ALTOCT IP හි සැකසුම් වලට ගැලපෙන ලෙස OCT IP වින්‍යාස කරයි, ඔබට IP නැවත උත්පාදනය කිරීමට ඉඩ සලසයි.

සටහන: මෙම IP තනි OCT ක්‍රමාංකන ප්‍රකාරයේදී පමණක් IP සංක්‍රමණ ප්‍රවාහයට සහය දක්වයි. ඔබ ද්විත්ව හෝ POD ක්රමාංකන මාදිලිය භාවිතා කරන්නේ නම්, ඔබට IP සංක්රමණය කිරීමට අවශ්ය නොවේ.

ඔබගේ ALTOCT IP OCT Intel FPGA IP වෙත සංක්‍රමණය කිරීම

ඔබගේ ALTOCT IP OCT IP වෙත සංක්‍රමණය කිරීමට, මෙම පියවර අනුගමනය කරන්න

1. IP නාමාවලිය තුළ ඔබගේ ALTOCT IP විවෘත කරන්න.
2. දැනට තෝරාගත් උපාංග පවුල තුළ, Stratix 10, Arria 10, හෝ Cyclone 10 GX තෝරන්න.
3. පරාමිති සංස්කාරකයේ OCT IP විවෘත කිරීමට Finish ක්ලික් කරන්න. පරාමිති සංස්කාරකය ALTOCT IP සැකසුම් වලට සමාන OCT IP සැකසුම් වින්‍යාස කරයි.
4. දෙක අතර නොගැලපෙන සැකසුම් තිබේ නම්, නව සහය දක්වන සැකසුම් තෝරන්න.
5. IP නැවත උත්පාදනය කිරීමට Finish ක්ලික් කරන්න.
6. RTL හි ඔබගේ ALTOCT IP ක්ෂණිකව OCT IP සමඟ ප්‍රතිස්ථාපනය කරන්න.

සටහන: OCT IP port නම් ALTOCT IP port නාම සමඟ නොගැලපේ. එබැවින්, ක්ෂණිකව IP නම වෙනස් කිරීම ප්රමාණවත් නොවේ.

OCT Intel FPGA IP පරිශීලක මාර්ගෝපදේශ සංරක්ෂිතය

IP මූලික අනුවාදයක් ලැයිස්තුගත කර නොමැති නම්, පෙර IP core අනුවාදය සඳහා පරිශීලක මාර්ගෝපදේශය අදාළ වේ.

IP Core අනුවාදය	පරිශීලක මාර්ගෝපදේශය
17.1	Intel FPGA OCT IP Core පරිශීලක මාර්ගෝපදේශය

OCT Intel FPGA IP පරිශීලක මාර්ගෝපදේශය සඳහා ලේඛන සංශෝධන ඉතිහාසය

ලේඛන අනුවාදය	Intel Quartus Prime අනුවාදය	IP අනුවාදය	වෙනස්කම්
2019.07.03	19.2	19.1	Intel Stratix 10 උපාංග සඳහා සහය එක් කරන ලදී. පහත IP නම් යාවත්කාලීන කරන ලදී: "Intel FPGA OCT" සිට "OCT Intel FPGA IP"  "Intel FPGA GPIO" සිට "GPIO Intel FPGA IP" s2pload සංඥාව යාවත්කාලීන කරන ලදී: පවතින පරිශීලක සංඥා වලින් s2pload ඉවත් කරන ලදී. s2pload සංඥා හැසිරීම සම්බන්ධයෙන් යාවත්කාලීන විස්තර.

 

දිනය	අනුවාදය	වෙනස්කම්
2017 නොවැම්බර්	2017.11.06	Intel Cyclone 10 GX උපාංග සඳහා සහය එක් කරන ලදී. Altera OCT IP හරය Intel FPGA OCT IP හරය ලෙස නැවත නම් කරන ලදී. Qsys වේදිකා නිර්මාණකරු ලෙස නැවත නම් කරන ලදී. අතිරේක Intel නැවත සන්නාමකරණය සඳහා යාවත්කාලීන කළ පෙළ.
2017 මැයි	2017.05.08	Intel ලෙස නැවත හංවඩු ගසා ඇත.
දෙසැම්බර් 2015	2015.12.07	"මෙගා ශ්‍රිතයේ" අවස්ථා "IP core" ලෙස වෙනස් කරන ලදී. වෙනස් කළ අවස්ථා ක්වාටස් II දක්වා Quartus Prime. විලාසය සහ පැහැදිලි බව වැඩි දියුණු කිරීම සඳහා අන්තර්ගතයට සහ සබැඳිවලට විවිධ සංස්කරණ.
අගෝස්තු, 2014	2014.08.18	පරිශීලක මාදිලියේ OCT ක්රමාංකනය පිළිබඳ තොරතුරු එකතු කරන ලදී. IP මූලික සංඥා සහ පරාමිති යාවත්කාලීන කරන ලදී: core_rzqin_export rzqin ලෙස වෙනස් විය core_series_termination_control_export වෙත වෙනස් විය ඔක්තෝබර්_ _series_termination පාලනය[15:0] core_parallel_termination_control_export oct_ වෙත වෙනස් කරන ලදී _parallel_termination_control[15:0]
2013 නොවැම්බර්	2013.11.29	මුල් නිකුතුව.

ID: 683708
අනුවාදය: 2019.07.03

ලේඛන / සම්පත්

intel OCT FPGA IP [pdf] පරිශීලක මාර්ගෝපදේශය OCT FPGA IP, OCT, FPGA IP

යොමු කිරීම්

• පරිශීලක අත්පොත